【INTEL（ALTERA）】F-Tile 25G 以太网 FPGA IP RX MAC IP 报告 FCS 错误？

说明

当接收来自链路伙伴的外部流量时，F-Tile 25G 以太网 英特尔® FPGA IP RX MAC IP 使用恢复时钟 （o_clk_rec_div64） 计时，观察到 FCS 错误，并且恢复的时钟可能超过 ppm 差异。在流量为 0ppm 的内部和外部环回中可能看不到此问题。

解决方法

要解决此问题，请使用系统时钟 PLL 输出，而不是恢复的时钟。在 F-Tile 25G 以太网英特尔® FPGA IP中，ip 文件夹/alt_e25_f_200/synth/ex_25g_alt_e25_f_200_*.v 使用 o_clk_pll 而不是 o_clk_rec_div64 进行i_clk_rx，如下所示：